ID บทความ: 000080722 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/10/2011

Fitter ล้มเหลวในการวาง PLL และข้อผิดพลาดเกิดขึ้นเมื่อใช้โหมดการทํางานของบัฟเฟอร์หน่วงศูนย์สําหรับStratix V

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    หากคุณใช้โหมดการทํางานบัฟเฟอร์แบบ Zero Delay Fitter ไม่สามารถวาง PLL และสร้างข้อความที่คล้ายกับต่อไปนี้:

    Error: Could not place pin .

    ความละเอียด

    วางโหนดเอาต์พุตสัญญาณนาฬิกาภายนอกด้วยตําแหน่งด้วยตนเอง กำหนด สถานที่ตั้งขึ้นอยู่กับตําแหน่ง PLL และเป้าหมาย อุปกรณ์

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้