ปัญหาสำคัญ
คำอธิบาย
รูปแบบคอร์ IP CPRI ที่สร้างขึ้นใน Verilog HDL และ รวมการจําลองความล้มเหลวของอินเทอร์เฟซ MAP ในการจําลอง Synopsys VCS MX ปัญหานี้เกิดขึ้นเนื่องจากปัญหาวงจรหน้าที่ในเสาอากาศ-Carrier อิน เทอร์ เฟซ
ความละเอียด
ใช้ตัวจําลองอื่นเพื่อจําลองรูปแบบเหล่านี้ หรือ ตรวจสอบว่าการออกแบบหรือทดสอบเบ็นช์ของคุณแลตช์ข้อมูล RX MAP (ที่ ข้อมูลขาออกบนอินเตอร์เฟซของเสาอากาศ) ในเชิงลบ Edge ของอินเตอร์เฟซนาฬิกา แทนที่จะอยู่บนขอบด้านบวก
ในการทดสอบให้ทําการเปลี่ยนแปลงต่อไปนี้กับสลักบน ขอบนาฬิกาเชิงลบ:
ในไฟล์ <variation_name>_testbench/altera_cpri/tb.vhd ใส่สตริงใหม่
(clk_iq_map’event and clk_iq_map = ’1’)
ด้วยสตริง
(clk_iq_map’event and clk_iq_map=’0’)
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชั่นในอนาคตของ CPRI MegaCore ฟังก์ชัน