ID บทความ: 000080665 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 21/03/2019

ฉันจะให้นาฬิกา Advance Interface Bus (AIB) กับ E-tile Hard IP สําหรับ Ethernet Intel® Stratix® IP FPGA 10 โดยใช้ IOPLL หรือ PHY แบบเนทีฟในโหมด PLL ได้อย่างไร

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® E-tile Hard IP สำหรับ Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากมีข้อจํากัดในการรีลีส E-tile Hard IP สําหรับอีเธอร์เน็ต Intel® Stratix® 10 FPGA IP ทําให้ไม่สามารถใช้แหล่งสัญญาณนาฬิกาภายนอกเป็นอินพุตเพื่อส่งไปยังนาฬิกา AIB ได้

    ความละเอียด

    ความสามารถนี้มีกําหนดเวลาให้เพิ่มไปยังซอฟต์แวร์ Intel® Quartus® Prime รุ่นใหม่ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้