เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 18.1 และรุ่นก่อนหน้า คุณอาจเห็นแอตทริบิวต์ ramstyle ที่มีรหัส HDL ที่รายงานในรายงานการสังเคราะห์ การประมวลผล>รายงานการคอมไพล์>การสังเคราะห์>การมอบหมายแหล่งที่มา>การมอบหมายต้นทางที่เพิกเฉย
สิ่งนี้เกิดขึ้นเมื่อคุณมีแอตทริบิวต์ ramstyle ที่เขียนในโค้ด Verilog HDL หรือ VHDL สําหรับการออกแบบของคุณด้านล่าง
Verilog: (* ramstyle = "M20K" *) reg [<msb>:<lsb>] <variable_name>[<msb>:<lsb>];
VHDL: แอตทริบิวต์ ramstyle : สตริง;
แอตทริบิวต์ ramstyle ของ <object> : <object_class> <string_value>;
เป็นเรื่องปลอดภัยที่จะเพิกเฉยต่อรายงานสําหรับ "Ignored Source Level Assignments" สําหรับ "ramstyle" RAM จะยังคงทํางานอย่างถูกต้องใน Fitter ซึ่งแสดงในรายงาน fitter ภายใต้รายงานสรุป Fitter -> Place Stage -> RAM
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 21.1