คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 17.1 และก่อนหน้า คุณอาจเห็นข้อความแสดงข้อผิดพลาดนี้เมื่อคอมไพล์การออกแบบที่มี IP LVDS ปัญหานี้เกิดขึ้นเมื่อ IP อยู่ในโหมด PLL ภายนอกและมุ่งเป้าไปที่อุปกรณ์ Intel Stratix® 10
ความละเอียด
หากต้องการแก้ไขปัญหานี้ แสดงความคิดเห็นเกี่ยวกับบรรทัดต่อไปนี้จากไฟล์ LVDS IP SDC
set_max_delay_in_fit_or_false_path_in_sta_through_no_warn ${pll_instance_name}|lock $max_delay
ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel Quartus Prime Pro Edition ในอนาคต