ในตัวแก้ไขส่วนประกอบ Platform Designer คุณจะเห็นข้อผิดพลาดนี้เมื่อเรียกใช้ ไฟล์ Analyse Synthesis และไฟล์ ของคุณมีอินพุตหรือเอาต์พุตเป็นประเภท VHDL เช่น บิต std_ulogic หรือประเภทที่กําหนดเอง
เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ให้ใช้ประเภท std_logic หรือ std_logic_vector สําหรับพอร์ตของคุณ หรือป้อนสัญญาณอินเทอร์เฟซด้วยตนเอง
ข้อผิดพลาดนี้ถูกกําหนดไว้ให้ชัดเจนในซอฟต์แวร์ Quartus® Prime Pro Edition ในอนาคต