ID บทความ: 000080607 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/04/2017

ทําไมจึงมีนาฬิกาที่ไม่มีข้อจํากัด altera_dual_boot: dual_boot_0|alt_dual_boot_avmm: alt_dual_boot_avmm_comp|alt_dual_boot: alt_dual_boot|ru_clk

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Standard Edition เวอร์ชั่น 15.1 คุณอาจเห็นข้อความเตือนนี้ใน TimeQuest Timing Analyzer เมื่อใช้ IP การกําหนดค่าแบบคู่ของ Altera ปัญหานี้จะเห็นได้ในการกําหนดเป้าหมายการออกแบบอุปกรณ์ MAX® 10 เครื่อง

     

     

    ความละเอียด

    การแก้ไขปัญหานี้ ให้ใช้ข้อจํากัดต่อไปนี้ในไฟล์ SDC

    create_generated_clock -name {ru_clk} -source [get_ports {clk}] -divide_by 2 -master_clock {clk} [get_registers {*ru_clk}]

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 16.0

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® MAX® 10 FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้