ข้อผิดพลาดนี้เกิดขึ้นใน Verilog HDL Designs เมื่อคุณใช้สไตล์การประกาศพอร์ต Verilog-2001 ที่กําหนดประเภทและความกว้างของพอร์ต แล้วประกาศประเภทข้อมูล reg ในหน่วยโมดูลอีกครั้ง
ตั้งแต่ซอฟต์แวร์ Quartus® II เวอร์ชั่น 5.0 คอมไพเลอร์ประกอบด้วยการตรวจสอบ Verilog-2001 ที่ไม่ได้บังคับใช้ในเวอร์ชันก่อนหน้า ในการแก้ไขปัญหานี้ ให้ถอดคําประกาศในเนื้อหาของโมดูล ต้องระบุพอร์ตทั้งหมดในรายการ Verilog 2001 ของการรายงานพอร์ต รวมถึงเมื่อจําเป็นทิศทาง ความกว้าง เน็ตหรือประเภทตัวแปร และเซ็นชื่อพอร์ตแล้วหรือไม่มีการรับรอง หรือใช้ Verilog-1995 style of port declarations ซึ่งกําหนดเพียงชื่อพอร์ตเท่านั้น และต้องมีบรรทัดแยกต่างหากเพื่อกําหนดประเภทและความกว้างของพอร์ต
ตัวอย่างเช่น คุณสามารถใช้สไตล์การรายงานภาษีพอร์ต Verilog-2001 นี้ได้:
module module_name ( input reg[63:0] input_port_name, output reg output_port_name, ... );
หรือคุณสามารถใช้สไตล์การรายงานพอร์ต Verilog-1995 นี้ได้:
module module_name ( input_port_name, output_port_name, ... ); input reg[63:0] input_port_name, output reg output_port_name, ...