ID บทความ: 000080547 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/03/2013

ตัวอย่างการออกแบบ 10G Soft-XAUI ไม่มีการสนับสนุนอุปกรณ์ 28nm

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT

ปัญหาสำคัญ

คำอธิบาย

การออกแบบซอฟต์-XAUI 10G สําหรับ Stratix V PCI Express (PCIe) ชุดพัฒนาไม่สามารถทํากระบวนการที่เหมาะสมให้เสร็จสมบูรณ์เมื่อ การกําหนดพินที่พอร์ต Mezzanine Card (HSMC) ความเร็วสูง A โดยใช้ช่องสัญญาณ 0, 2, 3 และ 4

ไม่สามารถทดสอบการออกแบบฮาร์ดแวร์ 10G XAUI สําหรับStratix ชุดพัฒนา V SI เนื่องจากการออกแบบไม่สามารถเชื่อมต่อด้วย ผู้ทดสอบภายนอก

การออกแบบ 10G XAUI ไม่สามารถตอบสนองการวิเคราะห์เวลาได้ สําหรับชุดพัฒนา Cyclone V PCIe ในซอฟต์แวร์ Quartus

ปัญหานี้มีผลต่อการออกแบบ 10G Ethernet 12.1 ในCyclone อุปกรณ์ V และ Stratix V 28nm

ความละเอียด

ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้

ปัญหานี้จะได้รับการแก้ไขใน ACDS รุ่นใหม่ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Cyclone® V FPGAs and SoC FPGAs
Stratix® V FPGAs

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้