ปัญหาสำคัญ
การออกแบบซอฟต์-XAUI 10G สําหรับ Stratix V PCI Express (PCIe) ชุดพัฒนาไม่สามารถทํากระบวนการที่เหมาะสมให้เสร็จสมบูรณ์เมื่อ การกําหนดพินที่พอร์ต Mezzanine Card (HSMC) ความเร็วสูง A โดยใช้ช่องสัญญาณ 0, 2, 3 และ 4
ไม่สามารถทดสอบการออกแบบฮาร์ดแวร์ 10G XAUI สําหรับStratix ชุดพัฒนา V SI เนื่องจากการออกแบบไม่สามารถเชื่อมต่อด้วย ผู้ทดสอบภายนอก
การออกแบบ 10G XAUI ไม่สามารถตอบสนองการวิเคราะห์เวลาได้ สําหรับชุดพัฒนา Cyclone V PCIe ในซอฟต์แวร์ Quartus
ปัญหานี้มีผลต่อการออกแบบ 10G Ethernet 12.1 ในCyclone อุปกรณ์ V และ Stratix V 28nm
ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้
ปัญหานี้จะได้รับการแก้ไขใน ACDS รุ่นใหม่ในอนาคต