ID บทความ: 000080537 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/11/2011

ข้อผิดพลาดการจําลอง QDR II และตัวควบคุม QDR II SRAM พร้อม UniPHY

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ความไม่สอดคล้องกันระหว่างคํานิยามโมดูลและการสร้างอินสแตนซ์ อาจทําให้เกิดการจําลองบางอย่างเพื่อสร้างข้อความแสดงข้อผิดพลาด

    ความละเอียด

    การแก้ไขปัญหาสําหรับปัญหานี้คือการแก้ไข oct_control.v ไฟล์ และ clock_pair_generator_config.v ด้วยตนเอง และลบชื่อพอร์ตเฉพาะจากแต่ละพอร์ตตามที่อธิบายไว้ด้านล่าง

    ชื่อพอร์ตที่จะลบออกจาก clock_pair_generator_config.v

    แฟ้ม:

    /rtl/_clock_pair_generator_config.v

    โม ดู ล:

    arriaii_pseudo_diff_out

    อิน สแตนซ์:

    pseudo_diffa_0

    ชื่อพอร์ตที่จะลบ:

    .dtc .dtcbar .oebout .oeout .dtcin .oein

    ชื่อพอร์ตที่จะลบออกจาก oct_control.v

    แฟ้ม:

    /rtl/_oct_control.v

    โม ดู ล:

    arriaii_termination_logic

    อิน สแตนซ์:

    sd2a_0

    ชื่อพอร์ตที่จะลบ:

    .scanout .s2pload .scanclk .scanenable .scanin .serdata

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้