ID บทความ: 000080519 ประเภทข้อมูล: การติดตั้งและตั้งค่า การตรวจสอบครั้งล่าสุด: 02/10/2020

ทําไมการออกแบบ VHDL ของฉันล้มเหลวในฮาร์ดแวร์เมื่อฉันมีคํานิยามช่วงในลูป

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.3 คุณอาจเห็นความล้มเหลวของฮาร์ดแวร์เมื่อคุณมีโค้ด VHDL ในการออกแบบของคุณที่ใช้คํานิยามช่วงภายในลูป generate ที่ถูกประกาศภายในบล็อกการสร้าง เช่น รหัสด้านล่าง หากการออกแบบของคุณได้รับผลกระทบจากปัญหานี้ การออกแบบของคุณอาจก่อให้เกิดข้อความเตือนการสังเคราะห์ ดังนี้:

    คําเตือน (16788): เน็ตไม่มีไดรเวอร์ที่ .vhd (หมายเลขบรรทัด)

    gen_example: กรณีที่ NUM สร้างขึ้น
    เมื่อ 8 =>
    signal sig : std_logic_vector(1 downto 0);
    เริ่ม ต้น
    gen_test : สําหรับ i ในช่วงของ sig
    สร้าง
    and_gate:and01
    แผนที่พอร์ต ( inp => inp, outp => outp);
    สิ้นสุดการสร้างgen_test
    สิ้นสุด;
    สิ้นสุดการสร้างgen_example

     

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ดาวน์โหลดและติดตั้งโปรแกรมแก้ไขจากลิงก์ที่เหมาะสมด้านล่าง

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.4

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้