เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชัน 16.1 ขึ้นไป ผลลัพธ์ฟิตเตอร์ที่ไม่สามารถกําหนดได้อาจมีการตรวจสอบการคอมไพล์ที่แตกต่างกันแม้หลังจากโครงการสะอาดหรือถอดไดเรกตอเรชัน db และ incremental_db ระหว่างการคอมไพล์ ปัญหานี้ส่งผลกระทบต่อการออกแบบที่มี IP ที่ใช้คุณสมบัติการดีบักที่เกี่ยวข้องกับ JTAG เช่น In-System Sources และ Probes, Signal Tap, EMIF IP พร้อมดีบัก และอื่น ๆ
เพื่อหลีกเลี่ยงปัญหานี้ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชัน 16.1 และใหม่กว่า ให้สร้าง IP ll ในโครงการ ก่อนทําการคอมไพล์แรก
ตัว อย่าง เช่น:
qsys-สร้าง InSystemSignalsProbesIP.qsys --synthesis=VERILOG --output-directory= InSystemSignalsProbesIP --family="Arria 10" --part=10AX115N1F4 DDR4x16_IP.qsys --synthesis=VHDL --output-directory=DDR4x16_IP-family="Arria 10" --part=10AX115N1F45I1SG
หมายเหตุ: หากใช้อุปกรณ์ Intel® Arria® 10 ขอแนะนําให้โยกย้ายไปยังซอฟต์แวร์ Intel® Quartus® Prime Pro Edition