คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 18.1 และรุ่นก่อนหน้า Timing Analyzer จะไม่แสดงค่า RSKM เมื่อมีการใช้ PLL RX LVDS Serdes FPGA IP ภายนอกในการออกแบบของคุณ ปัญหานี้เกิดขึ้นเมื่อ PLL RX LVDS Serdes FPGA IP เกิดขึ้นทันทีในคําสั่งสร้าง
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้
- ลบ -nowarn ออกจาก line 400 sdc_util.tcl ใน <project_directory>\ip\ed_synth\<project_name>\altera_lvds_core20_<version>\synth
- หลีกเลี่ยงการใช้คําสั่ง "สร้าง" สําหรับ LVDS Serdes FPGA การสร้างอินสแตนซ์ IP ในโค้ด verilog/vhdl
ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus® Prime Pro Edition เวอร์ชัน 19.1