ID บทความ: 000080457 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/04/2019

ทําไมรายงานการกําหนดเวลาหยุดโดยประมาณของฉันถึงมีเส้นทางเท็จ

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

รายงานการหน่วงเวลาโดยประมาณที่เพิ่มสําหรับเวลาหยุดอาจรวมเส้นทางเท็จเนื่องจากรายงาน fitter ใช้เน็ตลิสต์เท่านั้น โดยไม่สามารถแยกความแตกต่างระหว่างเส้นทางการกําหนดเวลาหลายเส้นทางในการเชื่อมต่อเดียวกันได้ หากเส้นทางที่สําคัญเกี่ยวกับเวลาหยุดมีการแชร์ส่วนทั่วไปกับเส้นทางที่ถูกกําหนดเป็นเส้นทางที่ผิด ทั้งสองเส้นทางจะถือว่าหน่วงเวลาเพิ่มเส้นทางโดย fitter พาธ 100 อันดับแรกจะปรากฏในรายงาน

ความละเอียด

คุณสามารถละเว้นเส้นทางเท็จในส่วนการหน่วงเวลาโดยประมาณที่เพิ่มสําหรับรายละเอียดการหยุดของรายงาน fitter

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Intel® Stratix® 10 FPGA และ SoC FPGA
Intel® Arria® 10 FPGA และ SoC FPGA
Intel® Cyclone® 10 GX FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้