คำอธิบาย
เนื่องจากปัญหาใน DSP Builder สําหรับ FPGAs การอัปเดต 18.1 เวอร์ชั่น 2 และก่อนหน้านี้ คุณอาจเห็นข้อผิดพลาดนี้เมื่อการออกแบบของคุณมีระบบย่อยการนําเข้า HDL ใดๆ ระบบย่อยจะถูกประมวลผลตามตัวอักษร: ข้อผิดพลาดเกิดขึ้นเมื่อระบบย่อยการนําเข้า HDL เป็นระบบย่อยสุดท้ายในการออกแบบตามตัวอักษร
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ สร้างระบบย่อยที่กําหนดไว้แล้วโดยไม่มีลําดับชั้นโดยเน้น และชื่อที่มาตามตัวอักษรที่ใหม่กว่าระบบย่อยการนําเข้า HDL สิ่งสําคัญคือระบบย่อยการแก้ไขปัญหาไม่มีลําดับชั้นภายใน เนื่องจากระบบย่อยที่มีลําดับชั้นภายในจะถูกเปลี่ยนชื่อเมื่อลําดับชั้นของระบบถูกทําให้สมบูรณ์
ปัญหานี้ถูกกําหนดให้ได้รับการแก้ไขใน DSP Builder for Intel® FPGAs ในอนาคต