ID บทความ: 000080437 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/07/2019

ทําไมฉันถึงเห็นข้อผิดพลาดที่แตกต่างในอุปกรณ์รับสัญญาณ JESD204B เมื่อใช้ JESD204B Intel® FPGA IPในโหมด TX ในอุปกรณ์ Intel® Stratix® 10 เครื่องที่มีตัวรับส่งสัญญาณ E-Tile

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® JESD204B
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.1 เมื่อใช้ JESD204B Intel® FPGA IPในโหมด TX ในโหมด TX ในอุปกรณ์ Intel® Stratix® 10 เครื่องที่มีตัวรับส่งสัญญาณ E-Tile ทรัพย์สินทางปัญญา (IP) จะแสดงข้อผิดพลาดที่แตกต่างเมื่อกําหนดค่าสําหรับเลนเดียว (L=1) ในโหมด bonded

ความละเอียด

หากต้องการแก้ไขปัญหานี้ เมื่อกําหนดค่า JESD204B Intel® FPGA IP IP ในโหมด L=1 ให้เปิดใช้งานโหมดไม่ผูกมัด

ปัญหานี้แก้ไขได้จากซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.3

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Intel® Stratix® 10 TX FPGA
Intel® Stratix® 10 MX FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้