เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.1 เมื่อใช้ JESD204B Intel® FPGA IPในโหมด TX ในโหมด TX ในอุปกรณ์ Intel® Stratix® 10 เครื่องที่มีตัวรับส่งสัญญาณ E-Tile ทรัพย์สินทางปัญญา (IP) จะแสดงข้อผิดพลาดที่แตกต่างเมื่อกําหนดค่าสําหรับเลนเดียว (L=1) ในโหมด bonded
หากต้องการแก้ไขปัญหานี้ เมื่อกําหนดค่า JESD204B Intel® FPGA IP IP ในโหมด L=1 ให้เปิดใช้งานโหมดไม่ผูกมัด
ปัญหานี้แก้ไขได้จากซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.3