ID บทความ: 000080433 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/07/2019

ทําไมอีเธอร์เน็ต 25G Intel® FPGA IPส่งการรับส่งข้อมูลที่ไม่ถูกต้องเมื่อ TX เริ่มต้นแพคเก็ต (SOP) หรือตอนท้ายของแพ็กเก็ต (EOP) ถูกระบุในรอบเดียวกัน

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® 25G Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหากับซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.1 ทําให้Intel® FPGA IPอีเธอร์เน็ต 25G ที่มีการตั้งค่าความหน่วงแฝงที่พร้อมใช้งานเป็น 3 จะส่งการรับส่งข้อมูลที่ไม่ถูกต้องเมื่อสัญญาณ TX เริ่มต้นแพ็กเก็ต (SOP) หรือจุดสิ้นสุดของแพ็กเก็ต (EOP) ถูกยืนยันในรอบเดียวกันกับที่ยกเลิกการระบุสัญญาณที่ถูกต้อง

    ความละเอียด

    ในการหลีกเลี่ยงปัญหานี้ เฉพาะการเริ่มต้น TX ของแพ็กเก็ต (SOP) หรือจุดสิ้นสุดของแพ็กเก็ต (EOP) เมื่อมีการระบุสัญญาณที่ถูกต้อง

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.3

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้