คำอธิบาย
เนื่องจากปัญหาในเวอร์ชันซอฟต์แวร์ Intel® Quartus® Prime, 18.1 และก่อนหน้า, การสร้างอินสแตนซ์หลายอินสแตนซ์ทันทีของ IP เหล่านี้อาจทําให้เกิดคําเตือนที่เหมาะสมของรูปแบบต่อไปนี้: "การเขียนทับคําจํากัดความก่อนหน้าของโมดูล xyz" เมื่อ IP มีการกําหนดค่าที่แตกต่างกัน นี่อาจส่งผลกระทบต่อการทํางานของ IP
IP FPGA 100G Intel® Stratix® 10 ความหน่วงแฝงต่ํา, 25G Ethernet Intel® Stratix® IP FPGA 10, H-Tile Hard IP สําหรับ Ethernet Intel® Stratix® 10 FPGA IP และ E-Tile Hard IP สําหรับ Ethernet Intel® Stratix® 10 FPGA IP
ความละเอียด
ปัญหานี้ได้รับการแก้ไขแล้วเริ่มขึ้นในการปรับปรุงแก้ไข Intel® Quartus® Prime v18.1.1