เนื่องจากข้อบกพร่องในการออกแบบตัวอย่าง HDMI ที่สร้างขึ้นด้วย Intel Quartus Prime เวอร์ชั่น 18.1.1 และก่อนหน้า IOPLL อาจไม่สามารถล็อกความถี่นาฬิกา TMDS ขาเข้าระหว่าง 171Mhz และ 340MHz บนอุปกรณ์ Intel Arria 10 และ Cyclone 10 GX
ในการแก้ไขปัญหานี้ คุณสามารถเปิดไฟล์ต่อไปนี้และแก้ไขตามที่แสดงด้านล่าง
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_8bpc.v
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_10bpc.v
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_12bpc.v
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_16bpc.v
เปลี่ยนจากนี้
ROM OFFSET 4 (171MHz - 340MHz)
...
ROM[33] <= 32'h0000010; Cp
ROM[34] <= 32'h00000C0; Bw
สําหรับสิ่งนี้
ROM OFFSET 4 (171MHz - 340MHz)
...
ROM[33] <= 32'h000000B; Cp
ROM[34] <= 32'h0000080; Bw
\hdmi_0_example_design\ซอฟต์แวร์\tx_control\xcvr_gpll_rcfg.c
เปลี่ยนจากนี้
กรณีที่ 4: // <340MHz
…
อื่น
GPLL_RCFG_WRITE (0xC2 0x00000808); c2 16
GPLL_RCFG_WRITE(0x20, 0x000000 10); Cp
GPLL_RCFG_WRITE(0x40, 0x000000 C0); Bw
สําหรับสิ่งนี้
กรณีที่ 4: // <340MHz
…
อื่น
GPLL_RCFG_WRITE (0xC2 0x00000808); c2 16
GPLL_RCFG_WRITE (0x20, 0x000000 0B); Cp
GPLL_RCFG_WRITE(0x40, 0x000000 80); Bw
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของการออกแบบตัวอย่าง Intel Quartus Prime ที่สร้างขึ้นArria 10 และ Cyclone 10 GX HDMI