ID บทความ: 000080421 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/06/2019

ทําไมฉันถึงเห็นการละเมิดเวลาในอุปกรณ์ Intel® Stratix® V และ Arria® V GZ เมื่อใช้ IP ฟังก์ชัน Intel® 50G และ 100G Interlaken MegaCore®

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® 100G Interlaken IP-ILKN/100G
  • IP เอฟพีจีเอ Intel® 50G Interlaken IP-ILKN/50G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหากับไฟล์ SDC ที่สร้างขึ้นโดยอัตโนมัติของ Intel® 50G และ 100G Interlaken MegaCore® Function IP การละเมิดการปิดเวลาการตั้งค่าและการกู้คืนที่ฉันจะเห็นในการกําหนดค่า 24 เลนด้วยอัตราข้อมูล 6.25G ใน Intel® Quartus® Prime Standard เวอร์ชั่น 18.1.1 และก่อนหน้า

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ เมื่อใช้ Intel® Quartus® Prime Standard เวอร์ชั่น 18.1.1 และก่อนหน้า ให้เปลี่ยนไฟล์ ilk_core.sdc ที่สร้างขึ้นโดยอัตโนมัติเป็นเวอร์ชั่นที่แนบไว้ด้านล่าง

    ilk_core.sdc

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นด้วย Intel® Quartus® Prime Standard เวอร์ชัน 19.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Stratix® V FPGA
    Stratix® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้