ID บทความ: 000080394 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/06/2017

ทําไม ip Altera LVDS SERDES ในโหมด Tx จึงล้มเหลวในการสร้างแบบจําลองการจําลอง VHDL

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® LVDS SERDES
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 17.0 และใหม่กว่า คุณอาจเห็นAltera LVDS SERDES IP ไม่ทํางาน ปัญหานี้เกิดขึ้นเมื่อ IP อยู่ในโหมด Tx และคุณได้เลือก VHDL สําหรับรุ่นการจําลอง

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้สร้างโมเดลการจําลองใน Verilog HDL

    ปัญหานี้มีกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้