ID บทความ: 000080392 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/03/2019

ทําไมจึงมีการละเมิดการออกแบบ PHYLite ของฉัน

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® Stratix® 10 PHY Lite สำหรับอินเทอร์เฟซแบบขนาน
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® Prime Standard Edition เวอร์ชั่น 17.0 Update 2 และก่อนหน้า คุณอาจเห็นการละเมิดเวลาบนนาฬิกาที่เชื่อมต่อกับพินเอาต์พุต

    คุณจะสังเกตเห็นข้อความเตือนด้านล่างในรายงาน Fitter เพื่อยืนยันปัญหานี้

    คําเตือน(332087): ไม่สามารถรับนาฬิกาหลักสําหรับการบ้านสัญญาณนาฬิกานี้ได้  นาฬิกา: ไม่ได้สร้าง

    ความละเอียด

    เมื่อต้องการแก้ไขปัญหานี้ ให้อัปเดตข้อจํากัดสองข้อต่อไปนี้ในไฟล์ PHYLite SDC

    ตั้งค่าwrite_fifo_clk [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_20|lane_gen[*].u_lane*~out_phy_reg]

    ตั้งค่าwrite_fifo_clk_neg [get_keepers -nowarn ${inst}*|core|arch_inst|group_gen[$i_grp_idx].u_phylite_group_tile_20|lane_gen[*].u_lane*~out_phy_reg__nff]

     

    ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus Prime Standard Edition เวอร์ชัน 17.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้