ID บทความ: 000080383 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/06/2017

ทําไมฉันจึงได้รับข้อผิดพลาดร้ายแรงใน Assembler เมื่อมี ALTLVDS TX ที่มีการออกแบบ

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นข้อผิดพลาดนี้ในซอฟต์แวร์ Quartus® Prime เวอร์ชั่นมาตรฐาน 17.0 หรือก่อนหน้า ข้อผิดพลาดนี้เกิดจากพอร์ตเอาต์พุตข้อมูล LVDS "tx_out[*]" หรือพอร์ตนาฬิกาภายนอก "tx_outclock" ของ ALTLVDS TX IP ไม่ได้ถูกกําหนดให้อยู่ในมาตรฐาน LVDS I/O

     

     

    ความละเอียด

    ในการแก้ไขปัญหานี้ คุณควร กําหนด ทั้ง เอาต์พุตข้อมูล port และ เอาต์พุตสัญญาณนาฬิกาภายนอก ให้กับมาตรฐาน LVDS I/O

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 9 ผลิตภัณฑ์

    Intel® Cyclone®
    Arria® GX FPGA
    Arria® II FPGA
    Arria® V FPGA และ SoC FPGA
    เอฟพีจีเอ Stratix®
    Stratix® II FPGA
    Stratix® III FPGA
    Stratix® IV FPGA
    Stratix® V FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้