ID บทความ: 000080366 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/03/2021

ทําไมอีเธอร์เน็ต 100G ความหน่วงแฝงต่ําIntel® Stratix® 10 FPGAคอร์ IP ล้มเหลวในการจําลองโดยใช้ Cadence* NCSim และ Xcelium เมื่อเปิดใช้งาน RS-FEC

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหากับอีเธอร์เน็ต 100G ความหน่วงแฝงต่ําIntel® Stratix® 10 FPGAคอร์ IP ในโหมด RS-FEC การจําลองจะล้มเหลวทั้ง Cadence* NCSim และ Xcelium

    จะเห็นข้อผิดพลาดที่คล้ายกับที่แสดงด้านล่าง:

    ncsim: *F,NOSNAP: สแนปช็อต 'basic_avl_tb_top' ไม่มีอยู่ในไลบรารี

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ โปรดใช้ Synopsys* VCSMX หรือปิดใช้งาน RS-FEC

    ปัญหานี้ยังไม่ได้รับการกําหนดเวลาให้แก้ไขในการเปิดตัวซอฟต์แวร์ Intel® Quartus® Prime ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้