ID บทความ: 000080322 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 07/05/2014

อุปกรณ์ V GX Arria® รองรับตัวเลือก Rate Match FIFO เมื่ออุปกรณ์จัดแนวคําอยู่ในโหมดการจัดแนวแบบแมนนวล และอินเทอร์เฟซ PMA-PCS มีความกว้าง 20 บิตหรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ได้ อุปกรณ์ Arria® V GX รองรับตัวเลือก Rate Match FIFO เมื่ออุปกรณ์จัดแนวคําอยู่ในโหมดการจัดแนวแบบแมนนวล และอินเทอร์เฟซ PMA-PCS จะมีความกว้าง 20 บิต

    เนื่องจากข้อผิดพลาดในรูปภาพ 5-6 ของการกําหนดค่าแบบกําหนดเองของตัวรับส่งสัญญาณในคู่มืออุปกรณ์ Arria® V (PDF) Rate Match FIFO จะปรากฏเป็นปิดใช้งาน

    ความละเอียด

    ปัญหานี้แก้ไขได้ด้วยการกําหนดค่าลูกค้าของตัวรับส่งสัญญาณในคู่มืออุปกรณ์ V Arria® (9/30/2014)

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Arria® V GX FPGA
    Arria® V SX SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้