ID บทความ: 000080313 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/10/2012

ทําไมฉันจึงไม่สามารถวางอินเทอร์เฟส ALTLVDS อิสระมากกว่าสองตัวในธนาคารย่อย I/O หนึ่งเครื่องในอุปกรณ์ Intel® Arria® V ได้

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

อุปกรณ์ Intel® Arria® V รองรับอินเทอร์เฟส ALTLVDS อิสระสูงสุด 2 อินเทอร์เฟซในธนาคารย่อยแต่ละแห่ง ตัวอย่างเช่น คุณสามารถวางอินเทอร์เฟซ ALTLVDS สองตัวในธนาคาร 8A ที่ขับเคลื่อนด้วย PLL ที่แตกต่างกันสองช่องโดยไม่ได้แทรกแซงช่องสัญญาณ LVDS

หากคุณละเมิดข้อจํากัดนี้ คุณจะได้รับข้อความแสดงข้อผิดพลาดระหว่างการคอมไพล์โครงการ

ความละเอียด

เงื่อนไขนี้มีการระบุไว้ในส่วน "Arria® V Device Handbook Volume 1: Device Interfaces and Integration" "True LVDS Buffers in Arria® V Devices"

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Arria® V GT FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้