ID บทความ: 000080293 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมการสลับสัญญาณการกําหนดค่า PLL ใหม่หลังจากlocal_init_doneมีการจําลองคอนโทรลเลอร์ประสิทธิภาพสูง DDR/DDR2 สูง

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

PLL จะกําหนดค่าใหม่หลังจากเข้าสู่โหมดผู้ใช้ซึ่งถูกระบุโดยสัญญาณlocal_init_doneเนื่องจากลําดับการเทียบพาธมิลิคอนของคอร์ทํางานหลังจากเข้าสู่โหมดผู้ใช้เพื่อคํานึงถึงการเปลี่ยนแปลงแรงดันไฟฟ้าและอุณหภูมิ

พาธมิ่งจะปรับเทียบทุก 200ms ใหม่ หรือหากแรงดันไฟฟ้าและอุณหภูมิแตกต่างกันไประหว่างโหมดผู้ใช้

ดูข้อมูลเพิ่มเติมได้ที่ส่วน "Mimic Path" ของ คู่มือผู้ใช้อินเทอร์เฟซหน่วยความจํา DDR ภายนอก PHY (Altmemphy) (PDF)

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Stratix® III FPGA
Stratix® II FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้