ID บทความ: 000080291 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 07/11/2014

มีปัญหาที่ทราบเกี่ยวกับคุณสมบัติการรีเซ็ตด้วยตนเองเมื่อใช้ ip Altera PLL ในอุปกรณ์ Stratix V, Arria V หรือ Cyclone V หรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาที่ทราบในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1 คุณสมบัติการรีเซ็ตด้วยตนเองใน IP Altera® PLL อาจทํางานไม่ถูกต้องเมื่อ PLL สูญเสียการล็อกในอุปกรณ์ Stratix® V, Arria® V หรือ Cyclone® V

     

    ความละเอียด ปัญหานี้ได้รับการแก้ไขในการอัปเดต Quartus II เวอร์ชั่น 13.1 3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Arria® V GZ FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้