เมื่อใช้ตัวเลือก PLL ภายนอกในอุปกรณ์ altlvds megafunction ในอุปกรณ์ Stratix® III คุณสามารถใช้การตั้งค่า PLL ด้านซ้าย/ขวาเป็น PLL ปกติและเชื่อมต่อ PLL เข้ากับฟังก์ชัน altlvds.
รายละเอียดการตั้งค่า PLL มีดังนี้:
- การตั้งค่าพารามิเตอร์:
- เลือกประเภท PLL ด้านซ้าย/ขวา
- เลือกพาธความคิดเห็นภายใน PLL ในโหมดชดเชยต้นฉบับซิงโครนัส
- Clk0: การเชื่อมต่อนาฬิกาซีเรียลความเร็วสูงเข้ากับrx_inclockหรือพอร์ตtx_inclockของฟังก์ชัน altlvds
- ความถี่เอาต์พุต: อัตราข้อมูล
- การเปลี่ยนเฟส: -180 องศา
- รอบหน้าที่: 50%
- Clk1: สัญญาณที่เปิดใช้งานการโหลดเชื่อมต่อกับrx_enableหรือพอร์ตอินพุตtx_enableของฟังก์ชัน altlvds
- ความถี่เอาต์พุต: อัตราข้อมูล/ปัจจัยการดีซีเรียลไลเซชัน
- การเปลี่ยนเฟส: [(ปัจจัยการดีซีเรียลไลเซชัน – 2)/ปัจจัยการดีซีเรียลไลเซชัน] * 360 องศา
- รอบหน้าที่: (100/ปัจจัยการดีซีเรียลไลเซชัน)%
- Clk2: ตอกบัตรลงทะเบียนการซิงโครไนซ์
- ความถี่เอาต์พุต: อัตราข้อมูล/ปัจจัยการดีซีเรียลไลเซชัน
- การเปลี่ยนเฟส: (-180/ปัจจัยการดีซีเรียลไลเซชัน) องศา
- รอบหน้าที่: 50%
- หากมีการใช้ Dynamic phase alignment (DPA) สําหรับตัวรับสัญญาณ:
- ดูเอกสารไวท์เปเปอร์ DPA Circuitry และพฤติกรรมของสัญญาณrx_dpa_lockedในอุปกรณ์ Stratix III (PDF)
- สําหรับซอฟต์แวร์ Quartus® II 8.0 หรือใหม่กว่า ให้เลือกนาฬิกา DPA บนฟังก์ชัน altpll เลือก "ใช้การตั้งค่านาฬิกาเหล่านี้สําหรับสัญญาณนาฬิกา DPA" ในแท็บการตั้งค่า "Output Clocks" การตั้งค่านี้ควรใช้กับสัญญาณนาฬิกาออก ซึ่งใช้เป็นสัญญาณนาฬิกาซีเรียลความเร็วสูง (เร็ว) (ดูหมายเหตุ 1)
- ซอฟต์แวร์ Quartus II 7.2 SP3 และก่อนหน้านี้ไม่มีช่องทําเครื่องหมาย "ใช้การตั้งค่านาฬิกาเหล่านี้สําหรับนาฬิกา DPA" ในฟังก์ชันสลับการทํางาน ตั้งค่าต่อไปนี้ในไฟล์ห่อที่สร้างขึ้นเพื่อหาความผิดปกติของ altpll:
dpa_multiply_byและdpa_divide_by = ตัวคูณ/หารเดียวกันกับ Clk0 (เช่น ความถี่สัญญาณนาฬิกา DPA เหมือนกับอัตราข้อมูล) - เปิดไฟล์ VHDL หรือ Verilog ของฟังก์ชัน altpll
ตัวอย่างเช่น เมื่อคุณใช้ Verilog HDL ให้เพิ่ม 2 บรรทัดต่อไปนี้ในส่วน defparam (ค่าจะขึ้นอยู่กับการตั้งค่า altpll / altlvds)
altpll_component.dpa_multiply_by =
altpll_component.dpa_divide_by = - การตั้งค่านี้ใช้ได้กับปัจจัยการดีซีเรียลไลเซชันและอัตราข้อมูลทั้งหมดที่มีให้มาบนฟังก์ชัน altlvds
- ความล่าช้าจากอินพุตข้อมูลและเอาต์พุต LVDS อาจแตกต่างกันระหว่าง altlvds โดยใช้ PLL ภายนอกและ altlvds กับ PLL ภายใน
หมายเหตุ 1: หากคุณไม่ได้ใช้การตั้งค่านี้ อาจเกิดการเตือนความเหมาะสมต่อไปนี้: สัญญาณนาฬิกา DPA ของอะตอมตัวรับสัญญาณ SERDES "rx_0" ขับเคลื่อนด้วย PLL "PLL_NAME" ที่มีพารามิเตอร์dpa_multiply_byและdpa_divide_byที่ไม่ได้ระบุ
ข้อผิดพลาด Fitter ต่อไปนี้อาจเกิดขึ้นได้เช่นกัน:
ข้อผิดพลาด: สัญญาณนาฬิกา lvds และความถี่สัญญาณนาฬิกา DPA ของอะตอมของตัวรับสัญญาณ SERDES "rx_0" ต้องเหมือนกัน