ความถี่สัญญาณนาฬิกาเอาต์พุตที่สร้างโดยเมกะฟังก์ชัน Altera

คำอธิบาย

เมกะฟังก์ชัน Altera_PLL จะแสดงหนึ่งในสองข้อความเกี่ยวกับความสามารถในการให้ความถี่สัญญาณนาฬิกาเอาต์พุตที่ต้องการ หากความถี่สัญญาณนาฬิกาเอาต์พุตจริงอยู่ที่ 0.5Hz ของความถี่สัญญาณนาฬิกาเอาต์พุตที่ร้องขอ หน้าต่างข้อความจะแสดงดังนี้:

"ข้อมูล: fpll: สามารถใช้ PLL ด้วยการตั้งค่าผู้ใช้"

หากความถี่สัญญาณนาฬิกาเอาต์พุตจริงมากกว่า 0.5Hz จากความถี่สัญญาณนาฬิกาเอาต์พุตที่ร้องขอ ข้อความต่อไปนี้จะแสดงขึ้น:

"คําเตือน: fpll: สามารถใช้ PLL - การตั้งค่าจริงแตกต่างจากการตั้งค่าที่ขอ"

ความละเอียด

เพื่อระบุความถี่สัญญาณนาฬิกาเอาต์พุตจริงสําหรับ PLL ที่ทํางานในโหมดจํานวนเต็ม คุณสามารถใช้สมการที่แสดงใน Phase-Locked Loop Basics, PLL

เพื่อระบุความถี่สัญญาณนาฬิกาเอาต์พุตจริงสําหรับ PLL ที่ทํางานในโหมดเศษส่วน คุณสามารถดูโซลูชันที่เกี่ยวข้องด้านล่าง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

Stratix® V E FPGA

Cyclone® V SE SoC FPGA

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Stratix® V GX FPGA

Cyclone® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Cyclone® V E FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ความถี่สัญญาณนาฬิกาเอาต์พุตที่สร้างโดยเมกะฟังก์ชัน Altera_PLL มีความเที่ยงตรงเพียงใด?

สิ่งแวดล้อม

บทความที่เกี่ยวข้อง

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์