ID บทความ: 000080183 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 23/12/2014

ฉันจะแน่ใจได้อย่างไรว่ามีการเบลอต่ําระหว่างพินทั้งสองที่สร้างเป็นเอาต์พุต LVDS ที่จําลองบนอุปกรณ์ MAX V

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

อุปกรณ์ MAX® V รองรับเอาต์พุต LVDS แบบจําลองโดยใช้มาตรฐาน I/O LVDS_E_3R  หากมีการนํามาตรฐาน LVDS_E_3R I/O ไปใช้กับเอาต์พุต ซอฟต์แวร์ Quartus® II จะอนุมานเอาต์พุตแบบกลับหัวเพื่อทําเป็นคู่ที่แตกต่าง  คู่ที่แตกต่างที่อนุมานจะไม่มีการกําหนดเส้นทางที่มีข้อจํากัดและอาจมีการบิดเบี้ยวระหว่างพินเอาต์พุตทั้งสองที่สูงมาก

ความละเอียด

เพื่อให้แน่ใจว่าซอฟต์แวร์ Quartus II ใช้การกําหนดเส้นทางที่บิดเบี้ยวต่ําระหว่างสองส่วนของคู่ที่แตกต่าง เอาต์พุตต้องเป็นผลลัพธ์จาก WYSIWYG maxv_io

ALTLVDS_TXเมกะฟังก์ชันรวมถึงmaxv_io WYSIWYG ดังนั้นเอาต์พุตใด ๆ จากALTLVDS_TXเมกะฟังก์ชันจะใช้การกําหนดเส้นทางที่ถูกต้องโดยอัตโนมัติ

maxv_ioจะอยู่ในไลบรารีอุปกรณ์ดังนี้:
Verilog: ไดเรกทอรีการติดตั้ง /eda/sim_lib/maxv_atoms.v
VHDL: ไดเรกทอรีการติดตั้ง /eda/sim_lib/maxv_components.vhd

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

MAX® V CPLD

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้