คําเตือน (332009):...

สิ่งแวดล้อม

ID บัก: 2205733344

Quartus Edition

ซอฟต์แวร์การออกแบบ Intel® Quartus® Prime

ค้นพบเวอร์ชัน: 0.0

คำอธิบาย

เมื่อคุณคอมไพล์คอนโทรลเลอร์ DDR3 SDRAM ที่ใช้ UniPHY คุณจะได้รับการเตือนข้างต้นระหว่าง pll_ref_clk กับ pll_afi_clk/pll_write_clk

คําเตือนนี้เป็นเพราะอัตราส่วนที่ไม่ใช่จํานวนเต็มระหว่างความถี่นาฬิกาอ้างอิง PLL และความถี่ในการทํางาน ซึ่งบังคับให้เปิดและแลตช์เวลา edge เกินช่วงที่อนุญาตของค่าเวลา

ความละเอียด

คุณสามารถละเว้นคําเตือนได้อย่างปลอดภัย หากคุณต้องการหลีกเลี่ยงคําเตือน คุณสามารถลองวิธีการแก้ไขปัญหาชั่วคราวข้อใดข้อหนึ่งจากสองวิธีต่อไปนี้

การแก้ไขปัญหาที่ 1: เพิ่มข้อจํากัด "set_false_path" ระหว่าง pll_ref_clk กับ pll_afi_clk/pll_write_clk เนื่องจากไม่มีเส้นทางเวลาระหว่าง pll_ref_clk และนาฬิกาเอาต์พุต PLL

การแก้ไขปัญหาที่ 2: เปลี่ยนความถี่ของนาฬิกาอ้างอิง PLL เพื่อให้ได้อัตราส่วนจํานวนเต็มระหว่างความถี่นาฬิกาอ้างอิง PLL และความถี่ในการทํางาน

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 16 ผลิตภัณฑ์

Cyclone® V GX FPGA

Stratix® V GT FPGA

Stratix® V GX FPGA

Arria® V GX FPGA

Cyclone® V GT FPGA

Arria® V GT FPGA

Arria® V GZ FPGA

Cyclone® V E FPGA

Arria® V ST SoC FPGA

Arria® V SX SoC FPGA

Stratix® V FPGA

Cyclone® V SE SoC FPGA

Cyclone® V ST SoC FPGA

Cyclone® V SX SoC FPGA

Stratix® V E FPGA

Stratix® V GS FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์