นี่เป็นปัญหาที่ทราบกันดีใน Qsys v10.1 SP1 ขึ้นไปที่มีการสร้างส่วนประกอบแบบกําหนดเองด้วย VHDL เมื่อมีการกําหนดส่วนประกอบที่มีพอร์ตทั่วไปที่ตั้งค่าประเภทเป็น BOOLEAN รุ่น Qsys จะส่งประเภทพารามิเตอร์ที่ไม่ถูกต้องในตัวห่อ Verilog ที่สร้างขึ้น
เช่น
ใน 'my_component.vhd'
my_compnentขององค์กรคือ
ทั่วไป (
x: boolean := false;
...
my_component_hw.tcl ที่สร้างขึ้นจะมีประเภทที่ถูกต้อง:
set_parameter_property x TYPE BOOLEAN
อย่างไรก็ตาม ไฟล์ห่อหุ้ม Verilog ที่สร้างขึ้นโดย Qsys จะส่งผ่าน INTEGER Type '0' แทนที่จะเป็น BOOLEAN type 'false' เป็น x เช่น
my_compnent #(
.x (0),
...
หากต้องการแก้ไขปัญหานี้ ให้ปรับเปลี่ยนค่าจาก "0" เป็น "เท็จ" ในไฟล์ Verilog wrapper ด้วยตนเอง คุณจะต้องแก้ไขไฟล์นี้ทุกครั้งที่คุณสร้างการออกแบบ Qsys
ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II ในอนาคต