ID บทความ: 000080177 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/08/2014

การรีเซ็ตการกําหนดค่าใหม่แบบไดนามิก PLL ไม่คืนค่าการตั้งค่า PLL ที่ตั้งโปรแกรมไว้เดิมในอุปกรณ์ Arria 10

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
  • รีเซ็ต
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    สําหรับอุปกรณ์ Arria V Cyclone V และอุปกรณ์ Stratix V คุณสามารถ ใช้ IP การกําหนดค่าลูปแบบล็อกเฟส Altera (PLL) กับแบบไดนามิก กําหนดค่าการตั้งค่า PLL ของอุปกรณ์เป็นส่วนๆ (fPLL) ใหม่ การหาข้อมูล คืนค่า mgmt_reset สัญญาณบน IP การกําหนดค่า PLL ใหม่ fPLL ไปยังการตั้งค่าไฟล์ออบเจ็กต์ SRAM (.sof) ดั้งเดิม ฟังก์ชันกู้คืนนี้มีไว้สําหรับอุปกรณ์ซีรี่ส์ V เท่านั้น แต่ไม่เป็น จะมีอยู่เมื่อกําหนดค่า I/O PLL หรือ fPLL อีกครั้งในอุปกรณ์ Arria 10

    คุณสามารถใช้ IP การกําหนดค่า PLL ใหม่เพื่อกําหนดค่าใหม่ การตั้งค่า I/O PLLs แต่ตรวจสอบ mgmt_reset สัญญาณ บน IP จะไม่คืนค่าการตั้งค่า .sof เดิม ของ I/O PLL การตรวจสอบสัญญาณเป็นไปล้าง reset คําสั่ง FIFO buffer ใน IP หากคุณมั่นใจในการรีเซ็ต I/O PLL I/O PLL จะสูญเสียและกลับสู่การล็อก แต่การตั้งค่าใหม่จะ เก็บรักษาไว้

    สําหรับอุปกรณ์ Arria 10 อินเทอร์เฟซอนุกรมความเร็วสูง (HSSI) fPLL มีอินเทอร์เฟซ Avalon Memory-Mapped (Avalon-MM) สําหรับการกําหนดค่าใหม่ อินเทอร์เฟซ Avalon-MM เป็นแบบดิบที่ช่วยให้คุณเปลี่ยนไปแบบไดนามิกได้ การตั้งค่าในขณะทํางาน การตั้งค่า fPLL ใหม่ของคุณจะถูกเก็บรักษาไว้เมื่อ การยืนยันการรีเซ็ตการกําหนดค่าใหม่แบบไดนามิกของตัวรับส่งสัญญาณ PLL รีเซ็ต หรือรีเซ็ตทั้งสองอย่าง

    ความละเอียด

    สําหรับ fPLL:

    • IP เอฟพีจีเอ HSSI มีตัวเลือกในการกําหนดค่าการถ่ายโอนข้อมูล การตั้งค่าในไฟล์เริ่มต้นหน่วยความจํา (.mif), ไฟล์ส่วนหัว System Verilog (.sv) หรือ C เมื่อกําหนดค่าใหม่ อุปกรณ์ Arria 10 ของคุณตั้งแต่การกําหนดค่าแรกไปจนถึงการกําหนดค่าที่สอง คุณต้องสร้าง IP เอฟพีจีเอ HSSI สองรูปแบบเพื่อสร้าง ไฟล์ส่วนหัว .mif, .sv หรือ C คุณสามารถใช้หนึ่งใน ไฟล์เหล่านี้เพื่อสตรีมในการตั้งค่าใหม่เพื่อเปลี่ยนการตั้งค่า fPLL ตั้งแต่การกําหนดค่าแรกไปจนถึงการกําหนดค่าที่สองของคุณ

    สําหรับ I/O PLL:

    • IP I/O PLL มีตัวเลือกในการกําหนดค่าการถ่ายโอนข้อมูล การตั้งค่าใน .mif สามารถรวมการกําหนดค่า PLL หลายรายการได้ รวมเข้าเป็น .mif เดียวและสามารถโหลดลงในการกําหนดค่า PLL ใหม่ได้ IP คุณสามารถใช้ไฟล์นี้เพื่อสตรีมในการตั้งค่าใหม่เพื่อเปลี่ยน การตั้งค่า I/O PLL ระหว่างการกําหนดค่าหลายรูปแบบ

    มีการออกแบบตัวอย่าง fPLL สองแบบเพื่อช่วยคุณในเรื่อง การกําหนดค่าใหม่ ตัวอย่างแรกสาธิตการสตรีมไฟล์ .sv ใช้อาร์เรย์การกําหนดค่าใน Native PHY IP Core ประการที่สอง ตัวอย่างแสดงวิธีปรับเปลี่ยนตัวนับ HSSI fPLL การตั้งค่าผ่านอินเทอร์เฟซ Avalon-MM โดยไม่ต้องสตรีม การกําหนดค่าทั้งหมด

    โปรดติดต่อAlteraหากคุณต้องการข้อมูลเพิ่มเติม

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้