ความถี่ของ divfwdclk ที่แสดงในรายงานเวลา Quartus® Prime TimeQuest สําหรับการรวมกันของอัตราข้อมูลและปัจจัย SERDES ในอุปกรณ์ Stratix® V อาจไม่ถูกต้อง ตัวอย่างเช่น:
เปิดใช้งานการจัดชิดเฟสแบบไดนามิก
ปัจจัยการดีซีเรียลไลเซชัน = 10
อัตราวันที่อินพุต = 150Mpbs
ความถี่สัญญาณนาฬิกาขาเข้า = 150Mhz
โหมด DPA : ใช้ divfwdclk
divfwdclk ควรเป็น 150MHz/10 = 15MHz แต่ TimeQuest รายงาน divfwdclk ที่ 30MHz
ในการแก้ไขปัญหานี้ ให้ใช้คําสั่งนาฬิกาที่สร้างขึ้นในไฟล์ SDC ของผู้ใช้หรือใน TimeQuest Timing Analyzer เพื่อแบ่ง divfwdclk เข้ากับความถี่ที่ถูกต้อง ตัวอย่างเช่น:
create_generated_clock -name divfwdclk -source [get_pins {rx_cmp_inst| ALTLVDS_RX_component|auto_generated|rx_0|dpaclkin[0]}] -divide_by 2 [get_pins {rx_cmp_inst| ALTLVDS_RX_component|auto_generated|rx_0|divfwdclk}]