ID บทความ: 000080126 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/04/2014

ทําไม Stratix V Hard IP สําหรับ PCI Express ในการกําหนดค่า Gen3 ไม่สามารถเชื่อมโยงกับ L0 ได้หลังจากสลับพิน PERST ในการจําลอง

สิ่งแวดล้อม

  • PCI Express*
  • การจำลองแบบ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อจําลอง Stratix® V และ Arria® V GZ Hard IP สําหรับ PCI Express® เป็นปลายทาง PCIe Hard IP สามารถติดอยู่ที่ Speed.Recovery หากฮาร์ด IP ถูกรีเซ็ตหลังจากลิงก์เป็น Gen3 L0 นี่เป็นปัญหาที่ทราบกันในโมเดลการจําลองและไม่ส่งผลกระทบต่อฮาร์ดแวร์

    ความละเอียด

    ปัญหาจะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Arria® V GZ FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้