ข้อผิดพลาด nofile(37) ในภูมิภาคที่ได้รับการป้องกัน

คำอธิบาย คุณอาจพบข้อผิดพลาดข้างต้นขณะจําลองการออกแบบคอนโทรลเลอร์หน่วยความจํา DDR3 UniPHY ที่ใช้ VHDL ด้วย ModelSim เมื่อคอนโทรลเลอร์หน่วยความจํา DDR3 ถูกสร้างขึ้นใน VHDL แบบจําลองย่อย Verilog และ SystemVerilog ทั้งหมดจะได้รับการเข้ารหัสเพื่อให้สามารถจําลองด้วยโปรแกรมจําลองภาษาเดียวได้ หากมีข้อผิดพลาดเกิดขึ้นในชุดไฟล์ที่เข้ารหัส จะมีการสร้างข้อความคมชัดเช่นข้อความด้านบน

ความละเอียด

ตรวจสอบให้แน่ใจว่าไฟล์ DDR3 ถูกคอมไพล์ตามลําดับที่ระบุในไฟล์ msim_setup.tcl ที่อยู่ในไดเรกทอรี _sim ไฟล์ใดๆ ที่คอมไพล์ออกมาจากคําสั่งซื้ออาจส่งผลให้เกิดข้อผิดพลาดข้างต้น

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 27 ผลิตภัณฑ์

Cyclone® V GT FPGA

Cyclone® III FPGA

Stratix® V GX FPGA

Cyclone® IV GX FPGA

Cyclone® V GX FPGA

Arria® V GZ FPGA

Stratix® V GS FPGA

Stratix® II GX FPGA

Stratix® II FPGA

Arria® V GX FPGA

Stratix® V GT FPGA

Arria® V GT FPGA

Stratix® III FPGA

Stratix® IV GX FPGA

Arria® II GX FPGA

Arria® II GZ FPGA

Stratix® IV GT FPGA

Cyclone® V E FPGA

Cyclone® V SX SoC FPGA

Stratix® V E FPGA

Cyclone® V ST SoC FPGA

Cyclone® V SE SoC FPGA

Cyclone® IV E FPGA

Arria® V SX SoC FPGA

Arria® V ST SoC FPGA

Cyclone® III LS FPGA

Stratix® IV E FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ข้อผิดพลาด nofile(37) ในภูมิภาคที่ได้รับการป้องกัน

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์