ปัญหาสำคัญ
โมดูลการกู้คืนนาฬิกาพิกเซลที่ใช้ในการออกแบบ DisplayPort Intel® FPGA IP pass-through ล้มเหลวในการกู้คืนนาฬิกาพิกเซลของความละเอียดบางอย่างและ fPLL จะสูญเสียการล็อก ซึ่งเกิดจาก:
1. ความละเอียดที่ไม่ทํางานส่งผลให้เกิดค่า Mvid ซึ่งเป็นหน่วยย่อยจํานวนเต็มของ Nvid ตัวอย่างเช่น:
บิตเรต = 270 MHz (HBR)
พิกเซล clk ที่คาดหวัง= 135 MHz
Mvid= \'h4000
Nvid= \'h8000
หรือ
บิตเรต = 540 MHz (HBR2)
พิกเซล clk ที่คาดหวัง= 539.98 MHz
Mvid= \'h7FFF (ใกล้ Nvid)
Nvid= \'h8000
2. ค่า PLL MFRAC แบบเสี้ยวหนึ่งอยู่นอกช่วงที่แนะนํา ซึ่งต้องอยู่ในช่วง 0.05 ถึง 0.95 โปรดทราบว่าค่า MFRAC ได้มาจากค่า K-counter อ้างอิง AN661: การปรับใช้การกําหนดค่า PLL ใหม่แบบ Fractional ด้วย Altera PLL และ Altera PLL กําหนดค่า IP Core ใหม่สําหรับข้อมูลเพิ่มเติม
ตัวเลือกที่ 1:
หลีกเลี่ยงการใช้ความถี่สัญญาณนาฬิกาพิกเซลที่ส่งผลให้เกิดค่า Mvid กับ submultiple (หรือใกล้) จํานวนเต็มของค่า Nvid และค่า MFRAC ที่อยู่นอกช่วงที่แนะนํา ในการระบุค่า MFRAC:
1. SignalTap มูลค่าเคาน์เตอร์ K
ตําแหน่งเคาน์เตอร์ K: bitec_clkrec:bitec_clkrec_i|bitec_fpll_cntrl:bitec_fpll_cntrl_i|bitec_fpll_reconf:vseries_reconfig.clkrec_pll_reconf_i|altera_pll_reconfig_top:bitec_fpll_reconf_inst|altera_pll_reconfig_core:NM28_reconfig.reconfig_core.altera_pll_reconfig_core_inst0|usr_k_value[31..0]
2. คํานวณค่า MFRAC
MFRAC = K(ในเชิงรับ)/2^32 (ในปริมาณที่กําหนดคือ 4,294,967,296)
ตัวเลือกที่ 2:
ย้ายการออกแบบของคุณไปยังอุปกรณ์ Intel® Stratix® 10 อุปกรณ์ Intel® Arria® 10 หรืออุปกรณ์ Intel® Cyclone® 10 GX จากอุปกรณ์ Arria® V, อุปกรณ์ Cyclone® V, การออกแบบอุปกรณ์ Stratix® V