ID บทความ: 000080038 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 17/09/2013

คําเตือน (11106): ใช้ VREF ที่ใช้ร่วมกันเป็น GPIO <pin action="" fmax="" name="" performance.="" reduces="" this=""></pin>

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย พิน VREF มีความจุพินสูงกว่าพินอื่นๆ ในอุปกรณ์ที่รองรับพิน VREF แบบสองวัตถุประสงค์ หลีกเลี่ยงการใช้พิน VREF เป็นพิน I/O ของฟังก์ชันบัสหรือสัญญาณนาฬิกา เนื่องจากความจุที่สูงขึ้นจะทําให้อัตรา Edge ช้าลง และส่งผลต่อการจับเวลา I/O 
ความละเอียด

 

บทความที่เกี่ยวข้อง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

Arria® V GT FPGA
Arria® V GX FPGA
Arria® V SX SoC FPGA
Arria® V ST SoC FPGA
Arria® V GZ FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้