ID บทความ: 000079943 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 19/06/2013

ทําไมสัญญาณmdio_addr1ที่ออฟเซ็ต0x10จึงมีค่าเป็น '0' สําหรับคอร์ IP ของ Triple Speed Ethernet

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย คู่มือผู้ใช้ Triple Speed Ethernet MegaCore® Function ระบุว่าค่ารีเซ็ต HW สําหรับmdio_addr1คือ '1' ซึ่งจะใช้ได้ก็ต่อเมื่อเปิดตัวเลือก MDIO อยู่ หากปิดตัวเลือก MDIO ในการสร้างอินสแตนซ์ IP ของ Triple Speed Ethernet ของคุณ ค่ารีเซ็ต HW สําหรับmdio_addr1คือ '0'

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 28 ผลิตภัณฑ์

Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® V GX FPGA
Cyclone® II FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Arria® V GX FPGA
Stratix® V GT FPGA
Arria® V GT FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Arria® GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® IV E FPGA
Arria® V ST SoC FPGA
Cyclone® III LS FPGA
Stratix® IV E FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้