ID บทความ: 000079902 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/08/2012

สัญญาณนาฬิกาเอาต์พุต PLL อาจไม่ถูกต้องในโมเดลพฤติกรรม PLL สําหรับอุปกรณ์ Cyclone IV หรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใช่ สัญญาณนาฬิกาเอาต์พุต PLL อาจถูกทําให้ไม่สมบูรณ์ภายใต้เงื่อนไขบางอย่างในรูปแบบพฤติกรรม PLL สําหรับอุปกรณ์ Cyclone IV นั่นเพราะว่ารูปแบบพฤติกรรม PLL มีเพียงความถี่เอาต์พุตการประมวลผลที่อิงตามตัวคูณสัญญาณนาฬิกาและตัวคูณของส่วน ซึ่งอาจพลาดค่าบางส่วนไป

     

    ตัวอย่างเช่น:

    สัญญาณนาฬิกาอินพุตคือ 125MHz, ปัจจัยการคูณคือ 125 และ Division factor คือ 1536 ระยะเวลานาฬิกาเอาต์พุต PLL คือ 98286ps โดยการจําลอง แต่นาฬิกาเอาต์พุต PLL ควรเป็น 10.172526MHz/98304ps

    ความละเอียด

    ในการแก้ไขปัญหานี้ ผู้ใช้สามารถเปิดคุณสมบัติ Advanced PLL ใน UI เพื่อให้รูปแบบพฤติกรรม PLL สามารถคํานวณได้อย่างแม่นยํามากขึ้นโดยใช้พารามิเตอร์ขั้นสูง

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Cyclone® IV FPGA
    Cyclone® IV GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้