ปัญหาสำคัญ
คำอธิบาย
หากคุณสร้างโมเดล Verilog HDL สําหรับรูปแบบคอร์ IP CPRI ที่มีอัตราข้อมูล 4.915 Gbps, 6.144 Gbps หรือ 9.8 Gbps และ กําหนดเป้าหมายArria V GZ, Arria V GT หรืออุปกรณ์ Stratix V, Verilog โมเดล HDL ไม่สามารถจําลองฟังก์ชัน HDLC ด้วยการสาธิต เทสติเบนช์ แกน IP ลดลงบางส่วนของข้อมูล HDLC
ความละเอียด
ปัญหานี้ไม่มีวิธีแก้ไขปัญหา สร้างและจําลอง VHDL รุ่นแทนที่จะเป็นรุ่น Verilog HDL สําหรับรูปแบบคอร์ CPRI IP เหล่านี้ หากคุณต้องการจําลองฟังก์ชัน HDLC
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชั่นในอนาคตของ CPRI MegaCore ฟังก์ชัน