ID บทความ: 000079826 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมพิน mem_dm จึงไม่มีข้อจํากัดในการออกแบบ III DDR2 UniPHY Stratixของฉันใน 11.1

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย Stratix® III DDR2 UniPHY ใช้โมเดลการจับเวลามาโครสําหรับพิน DQ และ DM จึงไม่จําเป็นต้องมีข้อจํากัดด้านเอาต์พุตสําหรับพินเหล่านั้น เนื่องจากไม่มีข้อจํากัดพินเหล่านี้ จึงควรตัดพาธไปยังเอาต์พุตเหล่านี้ในไฟล์ SDC Megawizard จะเพิ่มการกําหนดพาธการตัดใน SDC สําหรับพิน DQ โดยอัตโนมัติ แต่ไม่ได้เพิ่มให้กับพิน DM ที่นําไปสู่ข้อความพาธที่ไม่มีข้อจํากัด 
    ความละเอียด หากคุณไม่ต้องการให้พิน DM แสดงขึ้นไม่มีข้อจํากัด คุณสามารถเพิ่มพาธการตัดไปยังไฟล์ SDC เช่นเดียวกับพิน DQ ไม่ว่าคุณจะทําสิ่งนี้หรือไม่มีผลต่อการปรับใช้การออกแบบจริง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® III FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้