ปัญหาสำคัญ
คำอธิบาย
รูปแบบ VHDL ของคอร์ IP CPRI v6.0 ที่มุ่งเป้าไปที่Arria V GZ หรืออุปกรณ์ Stratix V ไม่สามารถจําลองด้วย Synopsys VCS-MX จำลอง
ความละเอียด
เพื่อหลีกเลี่ยงปัญหานี้ คุณสามารถจําลองแกน IP ด้วย การจําลอง Mentor Graphics ModelSim
หรือคุณสามารถแก้ไขปัญหานี้ด้วยคู่มือบางรายการ จะปรับเปลี่ยนเป็นรหัส RTL ที่สร้างขึ้น หลังจากที่คุณสร้าง การออกแบบ คุณต้องแก้ไขไฟล์ pll_sim.vhd ด้วยตนเอง ซึ่งคอร์ IP TX PLL ภายนอกจะถูกสร้างขึ้นก่อนทําการจําลอง ดี ไซน์ โดด เด่น
คุณต้องแก้ไขประเภทในการประกาศและตรรกะสําหรับ
, pll_fb_swfboutclkและhclkสัญญาณ
ไปยัง std_logic_vectorโดยทําการเปลี่ยนแปลงต่อไปนี้
ในไฟล์:
ในการประกาศส่วนประกอบ ให้แทนที่ข้อความนี้
pll_fb_sw : in std_logic := \'X\';
fboutclk :out std_logic;
hclk : out std_logic
ด้วยข้อความนี้:
pll_fb_sw : in std_logic_vector(0 downto 0) := (others
=> \'X\');
fboutclk :out std_logic_vector(0 downto 0);
hclk : out std_logic_vector(0 downto 0);
ในแผนผังพอร์ต ให้แทนที่ข้อความนี้
pll_fb_sw => \'0\',
ด้วยข้อความนี้:
pll_fb_sw => "0",
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 14.1 ของคอร์ IP CPRI v6.0