ID บทความ: 000079782 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ฉันรวบรวมการออกแบบของฉันและทํางานในห้องแล็ป Ive รวบรวม RTL เดียวกันอีกครั้งในซอฟต์แวร์ Quartus® II เวอร์ชันเดียวกันและไม่สามารถทํางานได้ มีอะไรผิดปกติ

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ตรวจสอบปัญหาทั่วไปต่อไปนี้ซึ่งอาจส่งผลกระทบต่อการออกแบบที่อาจได้รับผลกระทบจากการเปลี่ยนแปลงเล็กน้อย:

 

  1. ปรากฏการณ์อะนาล็อก:

·         พลังงาน & ดินไม่อยู่ในข้อมูลจําเพาะ

·         การแยกที่ไม่พอ

·         การตรวจสอบความถูกต้องของสัญญาณรบกวน /สัญญาณ

 

  1. ข้อจํากัดด้านเวลา

·         ข้อจํากัดที่ไม่สมบูรณ์

·         ข้อจํากัดที่ไม่ถูกต้อง

·         ข้อจํากัดข้อยกเว้นของเวลาต่ํา

 

  1. การจัดการอินเตอร์เฟซที่ไม่เกี่ยวข้องอย่างไม่ถูกต้อง

·         ใช้ผู้ช่วยออกแบบเพื่อตรวจสอบการออกแบบของคุณ - คุณจะพบข้อมูลที่เป็นประโยชน์เพื่อช่วยแก้ปัญหา

·         รีเซ็ตโครงสร้าง

·         การถ่ายโอนโดเมนนาฬิกาแบบอะซิงโครนัส

·         สัญญาณอะซิงโครนัส

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® III FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้