ID บทความ: 000079743 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/08/2012

มีปัญหาในการจําลองคุณสมบัติการสอบเทียบ DPA โดยใช้โมเดลการจําลองจากซอฟต์แวร์ Quartus II เวอร์ชั่น 9.0 หรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ใช่ มีปัญหากับคุณสมบัติการปรับเทียบ DPA ในรุ่นการจําลองสําหรับStratix® III และอุปกรณ์ Stratix IV ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 9.0 และ Service Packs ที่ตามมาทั้งหมด

คุณจะพบกับการจําลอง RTL สัญญาณdpa_pll_cal_busyยังคงสูงอยู่ตลอดเวลาและสัญญาณdpa_lockedยังคงต่ําอยู่ตลอดเวลา

พฤติกรรมที่ถูกต้องคือdpa_pll_cal_busyสูงระหว่างการสอบเทียบและอยู่ในระดับต่ําเมื่อ dpa ถูกล็อก ซึ่งเหมาะสําหรับการจําลองระดับเกต

ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่นในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® III FPGA
Stratix® IV GX FPGA
Stratix® IV E FPGA
เอฟพีจีเอ Stratix®

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้