ปัญหาสำคัญ
คำอธิบาย
เมื่อขา nPERSTL* ถือ Hard IP สําหรับคอร์ PCI Express IP ในการรีเซ็ต RX อินเตอร์เฟซไม่ได้อยู่ในระบบอิมพีแดนซ์สูง แต่อินเทอร์เฟซ RX แสดงถึงความต้านทานต่อโอห์ม 1K หากพาร์ทเนอร์ลิงก์ทําการตรวจจับตัวรับสัญญาณในเวลานี้ อาจไม่สามารถตรวจจับได้ เลนตัวรับสัญญาณบางเลน หากพาร์ทเนอร์ลิงก์ตรวจไม่พบเลนทั้งหมด เมื่อ Hard IP ออก รีเซ็ตและเริ่มการฝึกอบรมลิงก์ ลิงก์อาจถูกจํากัด และลิงก์อาจยกเว้นบางเลน ที่มีอยู่จริง ปัญหานี้อาจเกิดขึ้นในอุปกรณ์ต่อไปนี้: Arria V, Arria V GZ, Arria 10, Cyclone V, Stratix V และ Stratix 10 โดยใช้ L-tile
ความละเอียด
ใช้การรีเซ็ตซิงโครนัส Hard IP สําหรับ PCI Express IP Core ควรออกจากการรีเซ็ตที่ เดิมหรือก่อนหน้าพาร์ทเนอร์ลิงก์