ใช่ การออกแบบที่ใช้ QDRII/II SRAM และ RLDRAM II UniPHY แบบเต็มอัตราทั้งหมดที่สร้างขึ้นใน Quartus® เวอร์ชันซอฟต์แวร์ II 10.0SP1 และก่อนหน้านี้อาจพบการสอบเทียบล้มเหลวเป็นช่วงๆ ในฮาร์ดแวร์ การสอบเทียบ/รีเซ็ตหลายครั้งอาจพบความล้มเหลวในการสอบเทียบครั้งละครั้ง ความล้มเหลวในการสอบเทียบเกิดจากการถ่ายโอนสัญญาณรีเซ็ต Read FIFO ที่ไม่ต่อเนื่องที่ไม่น่าเชื่อถือจากตัวจัดลําดับ (โดเมนสัญญาณนาฬิกา AFI) ไปยังพาธข้อมูลการอ่าน (โดเมนนาฬิกาบันทึกการอ่าน)
ในการออกแบบอัตราเต็ม จําเป็นต้องมีการยืนยันสัญญาณรีเซ็ตการอ่าน FIFO สองรอบในตัวจัดลําดับเพื่อรับประกันว่าจะต้องจับสัญญาณรีเซ็ตอย่างถูกต้องในพาธข้อมูลการอ่าน อย่างไรก็ตาม สัญญาณรีเซ็ต Read FIFO จะถูกระบุไว้สําหรับหนึ่งรอบสัญญาณนาฬิกาในตัวจัดลําดับเท่านั้น นอกจากนี้ยังมีตรรกะแบบผสมอยู่ในพาธสัญญาณนาฬิกาและทําให้การถ่ายโอนสัญญาณรีเซ็ตไม่มีประสิทธิภาพเพียงพอ ซึ่งนําไปสู่การอ่าน FIFO ไม่ได้ถูกล้างอย่างถูกต้องในระหว่างการปรับเทียบ
การแก้ไขปัญหาสําหรับปัญหานี้คือการติดตั้งแพทช์ซอฟต์แวร์ Quartus II ด้านล่างในซอฟต์แวร์ Quartus II 10.0SP1 และสร้าง IP ใหม่ ปัญหานี้จะได้รับการแก้ไขในการเปิดตัวซอฟต์แวร์ Quartus II ในอนาคต
ดาวน์โหลดซอฟต์แวร์ Quartus II เวอร์ชั่น 10.0SP1 patch 1.150 ที่เหมาะสมจากลิงก์ต่อไปนี้: