ID บทความ: 000079687 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/04/2014

ทําไม ip Stratix IV Hard ของฉันสําหรับ PCI Express altpcierd_write_dma_requester_128.vhdd แตกต่างจาก Verilog

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

Stratix IV® Hard IP สําหรับ PCI Express® ใน VHDL มีความไม่สอดคล้องกันระหว่าง Verilog HDL ความไม่สอดคล้องกันนี้อาจทําให้เกิดข้อผิดพลาดในการออกแบบ PCIe สําหรับที่อยู่บางอย่างบนอินเทอร์เฟซ TX

ความละเอียด ใน altpcierd_write_dma_requester_128.vhd ที่บรรทัด 1036 เปลี่ยนแปลง:

tx_desc_addr <= tx_desc_addr_pipe;

ถึง

tx_desc_addr <= tx_desc_addr tx_length_byte_32ext;

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® IV FPGAs
Stratix® IV GT FPGA
Stratix® IV GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้