คำอธิบาย
Stratix IV® Hard IP สําหรับ PCI Express® ใน VHDL มีความไม่สอดคล้องกันระหว่าง Verilog HDL ความไม่สอดคล้องกันนี้อาจทําให้เกิดข้อผิดพลาดในการออกแบบ PCIe สําหรับที่อยู่บางอย่างบนอินเทอร์เฟซ TX
ความละเอียด
ใน altpcierd_write_dma_requester_128.vhd ที่บรรทัด 1036 เปลี่ยนแปลง:
tx_desc_addr <= tx_desc_addr_pipe;
ถึง
tx_desc_addr <= tx_desc_addr tx_length_byte_32ext;