ปัญหาสำคัญ
คำอธิบาย
สําหรับคอนโทรลเลอร์หน่วยความจําที่ใช้ UniPHY ทั้งหมดและตัวสร้างการรับส่งข้อมูล SOPC Builder ไม่รู้จักไฟล์ System Verilog ส่งผลให้ ไฟล์ Verilog ของระบบจะไม่ถูกคอมไพล์โดยอัตโนมัติระหว่าง ModelSim จำลอง
ความละเอียด
คอมไพล์ไฟล์ System Verilog ทั้งหมดใน ModelSim ด้วยตนเองก่อน ใช้โฟลว์การจําลอง